Synthesis 研究

Synthesis 研究

設計種類型號
cell type: 每個ip 可根據需求選擇不同cell type 的target lib,speed area power trade off
                  VT: rvt/lvt/hvt
                  gate length : 30/35/40
                  Poly pitch : 140
                 Track:7t/9t/12t
排除不使用的cell :  Don't use cells
環境變因:
corner: lib corner + rc corner
process Corners: Ff/Tt/Ss, 製造過程中的變異，造成特性的差別，反應在電流速度上，有快慢不同，各種速度的cell數量統計成常態分布
core voltage 操作mode: OD / NONOD
電壓範圍: core voltage +- 10%
溫度範圍: -40 0 25 125
pvt corner 組合
     WC : ss  / low voltage / high temp
     WCL: ss  / low voltage / low temp
OCV:
timing constraint:
      speed factor
      IO delay factor
      clock uncertainty
      clock transition
      data transition
      min freq setting:考慮滿足dft mode 的操作頻率
wire load model :  ex, zero WLM
process variation :
    同一種工法做出來的東西,由於製作差異及操作環境 的差異都會有不同程度的差別  
    合成會以setup time 最worst 情況當作合成電路的參考依據
    同一製程下的同種邏輯gate ,也會有不同type 的cell, 主要有速度,耗電,面積等不同需求來決定使用type
各種macro的lib的準備
 為何需要許多不同的cell lib？ 主要是各種cell type +各種pvt corner 的組合
不同組合會有不同timing 特性