在sta 階段需要check的事項

在sta 階段需要check的事項

• Design QA check

     多餘的電路會影響area,routing resource,power等。
     dumy port, 不正常的latch path, constant clock, leaf with no clock, clock with no leaf. Case analysis conflict.
   也可以check 到是否有不正常的被tie值。

• Constraint QA check

    完整的constraint 才能確保所有timing path都有被分析，且被正確的分析。
    所有registers 都有constraint.
    io 有constraint.
    case/ muticycle/false path等exception path 都合理.
    timing 條件設定正確:clock cycle / timing margin /  wire load model /  pvt 參數。

• Timing analysis

    對所有corner 及所有種類的timing violation path 都進行check 是否合理。
  Sync path/ clock gated check / multi cycle path / io path. / reset path/ lib defined timing path.